50个问题回顾IC制造

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本文是笔者复习半导体材料及IC工艺原理（双语）课程时的复习笔记，参考教材是半导体制造技术导论：第2版 (萧宏)，授课老师是马瑶老师。

1. 为什么有工艺漂移？

在工艺还未成熟或新引进了一组新的仪器设备时，整体的成品率不会很高。但随着生产的进行，降低成品率的因素被发现并通过及时地纠正，成品率会不断上升然后达到稳定。

图1 成品率与时间的关系

2. 为什么晶目前主流的晶圆尺寸均被限制在了12 inchs?

简单来看，在相同的缺陷密度下，越大的晶圆面很会导致更多的缺陷带来更低的成品率，同时wafer尺寸的增加相应地也要求工艺处理设备的更新迭代，这在经济成本上是具有挑战的，结合产业、成品率及经济性分析，12英寸是一个主流的大尺寸圆元面积。

3. 为什么现代工艺使用垂直式扩散炉替代旧式的水平扩散炉

水平扩散炉易出现中心热点温度过高且管壁上碎屑掉落污染wafer，故而引入垂直式扩散炉，以保证至多只有顶部1片wafer被污染且各片wafer加热均匀；同时垂直式扩散炉占地面积比能处理大量晶圆；均匀性好且纤维修成本低；

4. 光刻工艺可返工，重新涂抹光照刻胶即可。

光刻胶形成图形并通过图形检验后将wafer送入注入区或刻蚀层。

5：芯片封装的目的？

(i)对IC芯片提供物理性保护；

(ii)提供一个阻挡层以抵抗化学杂质和湿气；

(iii)确保IC芯片通过坚固的引角与电路连接；

(iv)消除芯片工作时产生的热量；

6：半导体制造工艺分类：

(i)添加工艺：掺杂、薄膜生长、沉积；

(ii)移除工艺：清洗和抛光；

(iii)图形化工艺：光刻；

(iv)加热工艺：热处理、合金化和再流动步骤

7: NBL工艺 ( n-type buried layer) 的目的是什么？${P}_{55}$

在 P type substate 上先长一层 ${n}^{ + }$ 埋层，再外延生产一层 $n$ 型 ${Si}$ 单晶层，利用n型外延层将 ${n}^{ + }$ 层埋在下面，晶体管是制作在外延层上的。

目的：减小衬底漏电流：外延长减小衬底电阻，降低，leakage under 风险，减小串联集电阻并改善元器件速度。

8. 为什么选 Si 做为半导体材料？

(i) 资源富足，便宜；

(ii) 热稳定性好；

(iii) $ Si O_{2} $ 容易形成；

(iv) $ Si O_{2} $ 是良好绝缘体，适合用来做隔离和掩蔽层；

(v) 用与Ge比，Si能隙大，能承受较高的工作温度和较大的杂质掺杂范围；

(vi) Si的临界击穿电压比Ge高，且 $Ge {O}_{2}$ 有水溶性。

9：离子注入、多晶硅、PSG

(i) 由于离子注入可以独立地控制掺杂浓度和结深，表现出各向异性，故其逐步取代热扩散技术；且可以形成自对准的源/漏极；

(ii) 同时多晶硅取代铝成为栅材料和局部连线。

(iii) 掺磷硅玻璃PSG是金属沉积前的电介质(PMD)，能俘获移动离子的如 $ Na^{+} $ ，以防止他们扩散到栅极而损害晶体管的特性。

10: LOCOS替代整面全区氧化、BPSG

(i) CMOS中用LOCOS替代整面全区式氧化; 但由于氧的热扩散是各向同性故导致鸟喙效应的出现;

(ii) 利用BPSG作为金属器沉积前的电介质层(PMD)，中间隔离层(ILD0)，以降低 reflow 的温度.

11. STI、金属硅化物、USG

(i)图形尺寸进一步减少后，鸟喙效应对特征尺寸的影响难以解决，故引入浅沟槽隔离技术(STI)取代硅的局部氧化技术(LOCOS)；

(ii)金属硅化物被广泛用于栅极和局部连线，钨被用不同金属之间的连线，即栓塞Plug；

(iii) 有时也在 Source、Dain与PSG之间用一层很薄的未掺杂硅玻璃USG做阻挡层。

  • 热生长一层 $ Si O_{2} $ ，通过光刻技术使其图形化，再用氢氯酸刻蚀氧化层将器件区打开。(即整面全区氧化)

先使用一层很薄的 $ Si{O}_{2} $ 层做衬垫层，以缓冲LPCVD时氮化硅的强张力。经过氮化硅刻蚀、刻胶剥除和晶圆清洗后，没有被氮化硅覆盖的区域生长出一层厚度较大的氧化层，由于氮化硅对氧的阻挡效果强于 $Si{O}_{2}$ ，即氧分子无法穿过 $Si{O}_{2}$ 层，故氮化硅层下面的 $ {Si} $ 不会被氧化，而未被氮化硅覆盖的区域，氧分子不断穿过扩散穿过 $Si{O}_{2}$ 层与底层 $ {Si} $ 形成更厚的 $Si{O}_{2}$ ，但会出现鸟喙现象。

由于氧在 $Si{O}_{2}$ 中等向扩散，故氧也会碰到侧边的 ${Si}$ ，导致靠近刻蚀氧化窗口的氮化硅层底生长出 $Si{O}_{2}$ ，导致 bird beak效应，同时由于LOCOS的 $ Si {O}_{2} $ 生长特点为后续平坦化带来困难。

  • 生长 $ Si {O}_{2} $ 为后续离子注入做掩蔽层以缓解离子注入的通道效应。

12. 材料结构和缺陷

(i) 材料结构：非晶态、单晶态、多晶态；

(ii) 缺陷：点缺陷、间隙替代、位错缺陷；

(iii) 缺陷会带来一些悬浮键，这些悬浮键会来束缚杂质原子，使其无法移动。晶圆背面的缺陷是刻意制造用于捕获晶圆内部污染的粒子的，以防止这些可移动的杂质影响微电子元件的正常工作。

13. 硅的提纯

利用电子级硅拉成单晶硅棒并制成集成电路用晶圆

14. 硅晶体的提拉:

查克洛斯基法 (CZochralski method) CZ法

  • speciality: 只有 ${CZ}$ 法能做出直径大于 $200mm$ 的晶圆；价格低(可以使用晶体碎片和Poly silicon)；同时它能把掺杂物与硅一起融化及凝固而生长出高掺杂的单晶硅。

  • method: 将半导体级的熔化的硅液体变为具有正确晶向并且被掺杂为 $n$ 型或 $p$ 型的固体硅；利用籽晶的旋转和熔化来改善整个晶棒掺杂物的均匀性。

  • disadvantage: 加热的过程中坩埚会为晶棒带来碳、氧等杂质。

悬浮区熔法

  • speciality: 纯度更高(因为不使用坩埚)；更昂贵，所能制做的晶圆面积较小(最大150mm)；常用于制造分离式功率元器件所需的 wafer 即高电阻率器件；

  • method: 加热线圈向上移动，多晶硅棒熔化，且靠近籽晶侧的熔融硅凝固，形成与籽晶相同的晶体结构。

  • disadvantage: 成本高; 熔体与晶体界面复杂，很难得到无位错晶体; 需额外使用中子嬗变掺杂技术来掺杂。

15：单晶棒切割完后的处理及圆滑边缘的目的

单晶棒锯切完成后，利用机械方式将晶圆边缘磨光，并将切片过程中造成锋利的边缘磨圆。

圆滑的边缘可以避免晶圆制造过程中的机械处理时形成缺口或碎裂。

晶圆处理

  • 粗磨抛光：去除损伤+晶圆平坦化

  • 表面湿法刻蚀：去除 wafer 表面缺陷

利用 $ HN O_{3}$ 将 ${Si}$ 氧化成 ${Si} O_{2}$ ，再利用HF去除 ${Si} O_{2} $ ，用 $CH_{3} COOH $ 调控刻蚀速率。

  • 化学机械研磨： 平坦化+减少缺陷

chemistry mechian polish：利用摩擦产生的热量 + ${NaOH}$ 来氧化 ${Si}$ 进而研磨去除 ${Si} {O}_{2} $ 。

  • CMP后清洗：利用酸与氧化剂的混合物去除有机和无机的污染物及粒子。

16：如何判断 wafer 中硅的晶向是(111)还是(100)？

  • 利用晶体的解理性，对wafer的边缘进行应力测试观察解理方向进而判断晶向。

  • 也可以利用蚀刻法测试蚀刻速度来判断晶向。

17: 为什么要在晶圆背面可以引入缺陷?

Foundry 在wafer北美引入缺陷和位错是为了俘获重金属、可移动离子、氧碳和其他污染物。背部的缺陷通过氩离子注入、多晶硅淀积和大量掺杂磷形成。

同时在端面利用CVD沉积 ${Si}{O}_{2}$ 与氮化硅层以防止加热时产生外扩散。

18: 外延硅——epitaxy silicon

  • method: 在单晶硅衬底上长一层薄的单晶层。

对于BJT 即在 ${n}^{ + }$ buried layer上长一层外延层(对于MOS而言即在 substrate 上长一层外延层)；

  • advantage:

(i) 对BJT而言在低阻衬底上形成一个高电阻层，可提高BJT性能；

(ii) BJT需要从外延硅在硅深部形成重掺杂掩埋层，通过其他方法很难实现；

(iii) 外延硅可能提供与衬底不同的物理特性；

(iv) 外延硅中不含碳、氧等杂质，可克服 ${CZ}$ 法生长出的wafer的缺点；

但对低速 CMOS 和 DRAM 常避免使用外延层；

  • fabricate: 1000°C高温化学气相淀积外延硅:

利用下式生成外延硅:

利用下式实现外延硅掺杂(气相掺杂):

外延硅薄膜的生长速率与温度的关系常用如下分法：

按温度从低到高反应区域分为：表面反应控制区(低温区间、生长速率对温度敏感)、质量传输控制区(高温区间、生长速率对温度不敏感)和气相成核区(更高温区间、应当避免)

以 $ Si H_{4} $ 为例，其表面反应控制区和质量传输控制区的分界点是900°C

  • instrument:

(i)桶状式反应器: 均匀性好; 但反应器超过 1200°C 后变得不稳定;

(ii)水平式反应器：简单成本低；均匀性差；

(iii)平板式垂直反向器：均匀性好，机械复杂度高；

Q. 为什么水平式反应器会有一定倾角？

A: 为了让气态反应物在表面均匀分布，以使生长出来的硅厚度均匀，掺杂均匀。

Q：为什么外延层生长的用 $ H_{2} $ 清洁反应室而不用 $ N_{2} $ 清洁？

A: 因为此时自应室内处于1000°C以上的高温， $ N_{2} $ 从会与Si反产生成氮化硅；但若实验室温度较低仅几百摄氏度时，则用 ${N}_{2}$ 清洁是具备经济性和安全性的。

19:绝缘体上硅(Silicon on Insulator, SOI)

  • advantage: 隔离器件与周围部分，减少相互之间的干扰和漏电；提高器件速度和性能。

  • method：

(i)重氧离子注入+高温退火

(ii)氢离子注入+晶圆键合(即键合SOI技术)成本低

在已经有 $Si{O}_{2}$ 的 wafer $A$ 中注入氢；将 wafer $A$ 倒置与另一块 Substrate $B$ 键合，从含氢层开始剥离含氢层以上的wafer即可实现SOI。

20：高温生长氧化薄膜质量好于低温生长的

$Si{O}_{2}$ 的应用：

(i) 扩散遮蔽层：由于B、P在 $Si{O}_{2}$ 上的扩散速率远低于在单晶硅中的扩散速率；故可在遮蔽氧化层上刻蚀窗口，进而进行指定区域的掺杂扩散。

(ii) 屏蔽氧化层：离子注入时避免光刻胶污染硅片；同时在离子进入单晶硅前先将离子散射，以减小通道效应的影响。

(iii) 衬垫层： ${LOCOS}$ 和 ${STI}$ 时做 $S{i}_{3}{N}_{4}$ 的衬垫层，以避免 ${LPCVD}$ 时 $S{i}_{3}{N}_{4}$ 间张力过大致使硅晶圆产裂缝甚至破裂。

(注：$S{i}_{3}{N}_{4}$ 的作用是做为刻蚀 ${USG}$ 的停止层，其工艺常为干法刻蚀，同时通过反射光谱判断刻蚀是否该停止。)

(iv) 阻挡层：${STI}$ 填充 ${USG}$ 时，$Si{O}_{2}$ 做阻挡层以防止硅片受到污染。即 ${STI}$ 时，$Si{O}_{2}$ 有2种功能。

(v) 形成绝缘体：使集成电路芯片上的相邻晶体管间形成电气隔离。

(vi) 牺牲氧化层：栅氧化工艺前先生长一层牺牲氧化层，以移除硅表面的损伤和缺陷，以助于生长高质量的栅氧化层。

(vii) 栅氧化层：CMOS管中作栅氧化层

21：结晶前的清洗、反应速率于温度的关系、分凝效应

若 $Si$ 表面有残余污染，则这些容易成为结晶过程的成核点，进而导致 $Si{O}_{2}$ 结晶不均匀；

故氧化前需进行RCA清洗；需利用到SC-1、SC-2、超纯去离子水溶液，以移除粒子、有机污染物、无机污染物，原生氧化层和表面缺陷。以避免结晶化，利用 $HF$ 溶液或蒸汽去除自然氧化层。

反应速率:

  • 由于先参与的氧会在 $Si$ 表面生长一层 $Si{O}_{2}$ ，后续参与反应的氧需穿过氧化层与 $Si$ 反应。故 $Si{O}_{2}$ 生长速率减慢，由线性生长区转变至扩散限制区。

  • 由于氧分子扩散速率低于 $ {H}_{2} O $ 在高温下分解成 $ HO $ 的扩散速率，故干氧氧化慢于湿氧氧化。

  • <111>晶向原子面密度高，故<111>晶向硅氧化速率快于<110> 晶向。

  • 重掺杂 $Si$ 比较低掺杂 $Si$ 的氧化速率快。

  • 故反应速度取决于温度 $T$ 下的压强 $P$ 、氧气来源(干/湿)、晶向、掺杂浓度、催化气体(氯源气体如 $ Hcl $ 可提高反应速率);

分凝效应——二氧化硅吸硼吐磷后表面附近杂质的重新分布

22: $Si$ 表面淀积 $Si{O}_{2}$ 时的界面态、该过程加入 $Hcl$ 的作用

由于 $Si-Si{O}_{2}$ 的界面不匹配，会带来悬浮键并产生界面电荷进而影响芯片性能，故使用氯原子融入 $Si{O}_{2}$ 薄膜在 $Si-Si{O}_{2}$ 界面相互连接在一起，以减少悬浮键数量，但若 $cl^{-}$ 偏多则会影响器件的稳定性。

故 $HCl$ 作用总结如下：

(i) 减少氧化物中的移动离子，降低界面电荷数量；

(ii) 捕捉移动的金属离子，避免引起MOS管故障；

(iii) 减少悬浮键，提升界面质量；

(iv) 翻译催化剂，加快反应速率；

23.湿氧氧化

注意:无论是湿氧氧化还是干氧氧化均利用的时衬底上的硅而非外来硅源

  • 利用 ${H}_{2}O$ 取代 ${O}_{2}$ 作为氧源：

其中水汽源有：煮沸式、气泡式、冲水式、燃烧式四种；其中仅有燃烧式能准确控制水蒸气气流流量。

  • 因为 $ H_{2} $ 在高温下易发爆炸，则常将 ${H}_{2}$ : ${O}_{2}$ 比定为 ${1.8} : 1 \sim {1.9} : 1$ ，即处于氧过量的状态，以减少爆炸的风险。

Q:为什么湿氧氧化不用 $ HCl $ ?

A:因为湿氧氧化反应速率以及足够快，无需额外加速；同时 $ HCl $ + 水会产生腐蚀性物质可能会腐蚀金属连线等；并且湿氧氧化对界面态要求较低，无需处理悬浮键。

  • 目前常采用干湿干工艺生长氧化层，既保证了界面的氧化层质量也保障了氧化层的生长速度。

24. Q:为什么发展高压氧化技术？

A: 高压氧化技术可以实现在相同的反应速率下要求更低的反应温度，进而减少热积存和 $n^{+}$ 埋层的热扩散效应。但其工艺制造系统的复杂度较高且安全性较差。

25. 栅氧化层厚度及性能的测定——椭圆光谱仪+ ${C-V}$ 特性曲线

  • 可通过使用椭圆光谱仪通过晶圆的表面颜色测量(粗略估计)氧化层的厚度和均匀性。

  • 特别地，对于栅氧层常通过测量 ${C-V}$ 特性(电容-电压特性)和击穿电压来测量栅氧化层的厚度。

26. 热扩散和结深定义

  • Definition: 热积存等于加热 E 艺中所花费时间和温度的乘积

热积存：加热工艺中所花费的时间与温度的乘积。

结深：扩散工艺中的结深定义为掺杂浓度等于衬底掺杂浓度时的与晶圆表面的距离。

  • 区别于离子注入，掺杂扩散工艺是各向同性的，其不能独立控制掺杂的浓度和结深。

  • 扩散掺杂工艺的顺序：先预淀积再驱入( $ drive-in $ )

首先在晶圆表面淀积一层掺杂氧化层如 $ B_{2} O_{3} $ 、 $ P_{2} O_{5} $ ，再用热氧化工艺消耗掉残余的掺杂物气体，并且在硅晶圆上生长。

(注：一层 $ Si O_{2} $ 覆盖掺杂物，避免掺杂物的外扩散。)

接着在氧气环境下升温，使掺杂物快速扩散至硅衬底。

Q:为什么扩散掺杂 $drive-in$ 时要在 $O_{2}$ 环境下进行？

A: 硼、磷在 $O_{2}$ 环境比在 $N_{2}$ 环境下扩散得更快：( $Si O_{2}$ 界面有较多间隙 $Si$ ，B、P替换间隙 $Si$ 使部分B、P在间隙中扩散进而增强扩散速度)

  • 由于扩散是各向同性的，故有：横向扩散通常是纵向扩撒结深的 75% - 85%。

  • 超浅结深：( $Ultra-Shallow-Junction，USJ$ )

适用于小器件，在晶圆表面沉积一层 ${BSG}$ ；接着利用快速加热工艺将硼从 ${BSG}$ 中驱出并扩散到 ${Si}$ 中形成超浅结深。然后再剥离 ${BSG}$ 即可形成 ${USJ}$ .

27. Q: 为什么离子注入后需退火?

A: 修复晶格损伤，使其恢复单晶结构并激发掺杂物。

因为掺杂物原子只有在单晶晶格位置时，才能有效地提供电子或空穴作为传导电流的主要载流子。

  • 先进的IC艺中，利用快速加热退火(Rapid-Thromal-Annealing，RTA)，精确控制晶圆温度和晶圆内的温度均匀性，能快速恢复单晶结构并且只引起少量的掺杂物扩散。

28: 合金化热处理 (Alloy Annealing)

利用热能使不同原子彼此结合成化学键进而形成金属合金。

  • 例如，$self-aligned$ 技术中有 ${TiS}_{2}$ ， ${CoSi}_{2}$ ，先淀积一层金属，再利用快速热退火 $RTA$ 工艺形成硅化钛、硅化钴等等。

用于实现栅极电阻与源漏之间电阻的降低。

29：再流动过程( $reflow$ )

由于栅极的突起等原因，表面淀积的 $PSG$ 凹凸不平，故利用 $reflow$ 先软化 $PSG$ 使电介质表面更加平坦圆滑。

但深亚微米工艺下，$reflow$ 以及无法满足高光刻解析度对表面平坦化的要求，太过紧凑的热积存也限制了 $reflow$ 的应用，故化学机械研磨 $CMP$ 取代了 $reflow$ 。

30：高化学气相淀积 ${CVD}$

  • 外延层( $Epitaxy$ )

参考问题(17)

  • Poly-silicon: 利用低压CVD技术(即LPCVD)，用作制造栅极介质

利用式：

同时输入 $AH_{3}$， $PH_{3}$ 或 $B_{2} H_{6}$ 与 $ SiH_{4}$ 或 $ SiH_{2} Cl_{2}$ 。可实现 $LPCVD$ 淀积掺杂后的Poly-Silion。

氮化硅 $ Si_{3}N_{4} $ 的作用：

(i) $Si$ 的 $LOCOS$ 工艺时用氮化硅作为阻挡氧气扩散的遮蔽层;

(ii) 用手的照片用于 $STI$ 形成中 $CMP$ 的停止层(因为 $Si_{3}N_{4}$ 的研磨速率比 ${USG}$ 低);

(iii) 所形成侧壁空间层的刻蚀停止层或空间层;

在金属沉积前的电介质层 $PSG$ 、 $BPSG$ 淀积过程中，首先淀积 $Si_{3}N_{4}$ 做为掺杂物的扩散阻挡层，从而防止硼或磷穿过超薄栅氧层进入硅衬底;

(iv) 自对准工艺的刻蚀停止层;

(v) 铜的金属化时， $Si_{3}N_{4}$ 薄层常用作金属层间由电介质层的密封层和刻蚀停止层;

厚的 ${Si}_{3}{N}_{4}$ 用于芯片的钝化保护电介质层。

(vi)最后的钝化保护层PD层(阻挡水汽与可移动离子的扩散);

  • 与 $PECVD$ 相比，LPCVD生长的 $S{i}_{3}{N}_{4}$ 薄膜具有很好的质量及较少的含氢量，

同时以 ${SiH}_{2} {Cl}_{2}$ 为主的氮化硅 $ LPCVD $ 过程可能形成固体氧化铵，这将带来微粒污染同时损伤真空泵。

31: 快速加热工艺 (Rapid-thermal-process).

Advantage: 减少热预算的消耗; 更好地控制相氧化层的厚度。

其有如下两种常用的系统结构:

(i) 石英反应室+钨卤素灯加热。

(ii) 将加热灯管放在蜂巢式结构的镀金灯室中。

  • 同时 $RTP$ 也用于热氮化反应过程，此过程中所有氨气与钛金属反应，并在表面形成氨化钛，作为阻挡层及铝金属化的附着层。

  • 快速热氧化 ( $RTO$ )

更高的均一性；但其是单晶圆系统，无法批次化处理；同时其能更好地控制热预算；

  • 快速加速化学气相沉积 ($RTCVD$)

Advantages与 $RTO$ 类似

  • 尖峰退火：$spike-annealling$

用高峰值温度来最大限度的激发掺杂物，并快速升降温度以减少杂质扩散。

32.Q:何使用高K(高介电常数)电介质？

A: 在缩小电容尺寸的同时维持同样的电容值。常见的如 $TiO_{2}$、 $HfO_{2}$、 $Al_{2} O_{3}$

从下式可得：

33.光刻技术

光刻技术分为3个过程：光刻胶涂敷、对准和曝光、光刻胶显影。

  • 光刻胶类型：

(i).正胶：显影后留下来的光刻胶与光刻板形状一致，曝光后交联解除，贵，但分辨率高

(ii).负胶：显影后留下来的PR与与光刻板形状互补，曝光后形成交联，显影时会吸附显影剂进而膨胀，若特征尺寸减小到一定量时，PR不得不换成正胶

  • 光刻胶由聚合物、感光剂、溶剂和添加剂组成。

(i) 聚合物是附着在晶圆表面上的有机固态材料，作为图形化转移过程中的遮散层，能承受到刻蚀和离子注入过程。

(ii) 感光剂能控制并调整光刻胶在曝光过程中的光化学反应，即破坏或形成交联。

(iii) 溶剂用于溶解聚合物和感光剂，以使光刻胶在晶圆表面形成薄膜；溶剂通过稀释光刻胶的转移+自旋涂敷来形成薄膜层。

(iv) 添加剂用于控制和调整曝光时的光化学反应。以达到最佳分辨率

34：光刻技术

  • 目前常用的光刻技术及其英文对应：

深紫外线光刻技术( $Deep-ultraviolet$ ) ，

DUV+化学增强式光刻胶($chemically-Amplified-Photoresists$).

  • 特点如下:

(i)由于DUV是利用准分子激光，强度远低于水银灯的G线或I线。故需利用化学增强式光刻胶(即CAPR);

(ii)当PR受到DUV光照射时，光刻胶就生成光酸。曝光后烘烤技术将wafer加热，在催化作用中，热将驱使光酸扩散并增强感光度。酸移除了保护基，暴露的部分将会被显影液移除。

  • 光刻后常进行如下工艺：

(i) 离子注入

(ii) 刻蚀

35.旧式手动技术下的光刻技术流程

  • 旧式手动技术下的光刻技术流程分为如下几步：晶圆清洗，预燃烤，底漆层涂敷，光刻壁自旋涂敷，煎烘、对准、曝光、曝光后烘烤、显影、后烘、图形检测。

(I)晶圆清洗：目的是去除污染物和微粒；

因为微粒会在光刻胶上造成针孔降低成品率，污染物，会阻碍光刻胶的正常附着。

方法：先进行RCA清洗：SC-I溶液( $H_{2}SO_{4}:H_{2}O_{2}:H_{2}O=1:2:7$ )、 SC-II溶液( $NH_{4}OH:H_{2}O_{2}:H_{2}O=1:2:8$ ) + 超纯去离子水(DI water)

(II)预处理

  • 加热（预热）：去除吸附在晶圆表面的湿气，以增强光刻取在晶圆表面的附着能力；

烘烤温度与时间不当时会存在如下问题:

(i)：烘烤温度太低或时间太少，表面脱水不足引起脱胶等问题；

(ii)：烘烤温度太高，则会底漆层分解形成污染且脱胶等PR附着问题；

  • 底漆层涂敷沉积：增强光刺胶的附着力，同时由于蒸汽底漆层涂敷能减少液态化学品所携带的微粒污染表面，故蒸汽底漆层涂敷比自旋底漆层涂敷应用更普遍。

注：

(i).wafer在涂覆光刻胶前，需先冷却至室温，避免蒸发影响PR的粘滞性、厚度及厚度均匀性。

(ii)光刻胶回收(输送管道往回吸)：防止由于输配器喷嘴末端溶剂挥发形成光刻胶小滴，若不回收，则干燥的光刻胶小滴将在下一次光刻胶涂敷过程中在光刻胶薄膜内产生缺陷。

(iii)过量的光刻胶与边缘球状物移除技术( $Edge-Bead-Removal$ ，EBR)：PR自旋涂敷后靠近边缘的wafer两侧将被光刻胶覆盖，故采用EBR技术以避免光刻胶在边缘堆积。因为后序的刻蚀或离子注入过程中，机械手指或晶圆夹钳可能完整撕裂晶圆边缘的光刻胶堆积物造成微粒状物质污染。且厚的边缘小珠在晶圆边界处曝光时将会带来聚焦问题。

光学式EBR包含如下两步：边缘曝光+堆积

(III)前烘：PR涂敷后的加热，以蒸发PR内溶剂同时将PR从液态转为固态并增加附着力。

前烘后PR厚度收缩10%~20%。

Point:烘烤温度与时间不当时会存在如下问题:

(i)若烘烤的温度或时间不足，将导致PR由于附着力不足而脱胶；同时，PR内过多的溶剂将会降低曝光灵敏度；并且烘烤不足导致硬化不足，则将会在PR上产生模糊不清的影像，均会影响图形化的分辨率。

(ii)若过烘则会引起PR过早聚合且曝光不灵敏。

(IV) 对准与曝光：

  • 工艺迭代过程：接触式 → 接近式 → 投影式 → 步进机

(i)接触式：光刻版与PR间有 $1-2\mu m$ 的空气间隙，Resolution不高。

缺点: 微粒会在光刻版上积累，并通过微粒物质的污染和微粒影像的转移进而在wafer上形成缺陷导致光刻版寿命大大降低。

(ii)接近式：光刻版与PR之间距离 $10-20\mu m$

光刻版寿命较接触式显著增强，但较大的间隙将造成较大的光学折射，以带来最差的Resolution

(iii)投影式：(扫描投影式光刻系统). Mask 和 wafer的面积比是1:1 ， 光刻版与Wafer同步移动。

(iv)步进机： mask和wafer的面积比是4:1，即倍缩版；故需多次曝光

Q：为什么选 4:1 而非 10:1 的倍缩版 ？

A: 10:1 的Resolution更好，但需要更多的曝光次数及更长曝光时间，4:1是Resolution和产量的折中。

  • 曝光光源的选择: 稳定可靠，可调整波长短，强度高寿命长

常用的：水银管和准分子激光

  • 曝光的控制：全部曝光光流量是强度与曝光时间的乘积。

(v)曝光后烘烤：降低驻波效应。

  • Definition: 当曝光的光线从光刻胶与衬底的界面反射时，会与入射的曝光光线干涉，则相关干涉处则会产生过曝相消干涉处则会曝光不足，进而形成的条纹状结构。

  • Method:

(i) PR内加染料减小反射强度;

(ii)wafer表面沉积金属薄膜与电介质层作为抗反射镀膜层( $anti-reflection-coating$ , ARC )以减少 wafer 表面反射；

(iii)PEB曝光后烘烤缓解驻波效应。

后烘提供PR中酸扩散与增强所需的热量，减弱驻波效应提高旋转率。

(iv) 显影

  • 判断是否正常显影:

(i)PR的倒角(直角梯形+矩形上下拼接)

(ii)wafer是否露出；

(iii)似形性（深宽比）；

  • 显影不足：

(i)wafer露出，但上宽下窄；

(ii)不完全显影：wafer未露出；

不完全显影原因：显影时间不足；显影液浓度不够；，正胶被曝光不充分，前烘时间或温度不足导致PR体积未按预期减少 10%-20%

(VIII)后烘：

  • 作用及目的:

去除光刻胶的残余溶剂、增加光刻胶的强度；通过进一步的聚合作用改进光刻胶刻蚀与离子注入的抵抗力；进一步加热去水来增强PR在wafer上的附着力；通过PR流动来填充针孔

tips：后烘的温度通常比前烘高

36： 分辨率与晕深

  • Definition: 分辨率R服从:

其中 $k_{1}$ 为系统常数，$\lambda$ 为光波长，$NA$ 为数值孔径， $2r_{0}$ 为透镜亮度， $D$ 是光刻板与透镜间的距离。

景深 ($Depth-of-Focus$， DoF)满足下式:

光将在景深范围内聚焦于透镜焦距上，投射影像在景深范围内可以获得高分辨率。

但DOF与R需进行平衡。

分辨率增强技术

(i)相位移掩模：降低 $k_{1}$ 提高 Resolution；许多小图形紧密排列，因为光的折射和干涉操作使图形扭曲变形；加入相位移掩模以抑制干涉

(ii)光学邻近校正：当图形特征尺寸小于光波长时，光栅衍射效应很严重，转移到wafer上的图形与光刻版的图形不再相同；

故微型化功能被添加到光刻版上，以补偿光的衍射效应。

(iii)离轴光照：通过使用光圈将入射光线以一定角度入射到光学系统的透镜上，以收集光刻版上光栅的一阶衍射，可有效降低 $k_{1}$ 增强分辨率

(iv)浸入式光刻技术：在显微镜的物镜和样品间的空隙中浸入水或油，此时Resolution服从

故可增加DOF、增加数值孔径，提高分辨率。

多重圆形化技术：

例如LFLE: 光刻-固化-光刻-刻蚀；

通过固化第一次光刻显影后的PR，并采用第二层光刻胶曝光，可以实现间距密度的翻倍。

  • disadvantage: 图形的最终关键尺寸与两个光刻版之间重叠的部分有关，重叠引起的误差将转移给关键尺寸。

  • X光光刻技术： X光掩膜需要一超过100nm厚度的金阻挡90%的X光。但特征尺寸缩小时，其掩模将很难制造，且光源产生设备昂贵，应用于生产是具备挑战性的。

  • 电子束光刻系统：常利用多电子来系统制造光刻版。

  • 离子束光刻系统，可以实现更高的分辨率但生产效率非常低。

37.等离子体中的碰撞：

  • 离子化碰撞：电子与原子碰撞时传递给轨道的能量使轨道电子脱离核能束缚，成为自由电子。

  • 激发-松弛碰撞：电子与原子碰撞后轨道电子未获得足够能量成为自由电子，仅从基态来到激发态后又落回至基态。

  • 分解碰撞：电子与分子碰撞时传递到分子的能量高于化学键的能量，进而打破化学键产生自由基。

自由基能增强刻蚀和化学气相沉积反应室的化学反应(也是PECVD原理)

  • 外加压强越小，平均自由程增加，粒子密度降低，碰撞概率下降。

  • 电子回旋共振是常用的产生高密度等离子体源之一。

Q:鞘层电位产生原因

A:等离子体带正电，任何靠近等离子体的电极均会被感应出负电。同时带负电的电极排斥带负电的电子，吸引带正电的离子。所以电极附近离子比电子多。由于正负电荷的差值在电极附近形成的电场叫做鞘层电位。鞘层电位将加速离子向电极移动并造成离子轰击。

由于靠近电极处电子少，故激发-松弛碰撞少，发光没有大量电子处剧烈，即产生暗区。

鞘层电位图示

同时若两块极板面积不同，则会产生自偏压。进而加速离子形成轰击。

非对称电极及形成的自偏压图示

故刻蚀反应室采用非对称电极，将 wafer放在较小的射频电极侧，以获得更高能量的离子表击。

但PECVD时，两电极面积基本相同，自偏压较小。

38: Plasma 的 Application :

(i)通过电子离化分子产生的自由基，大大提高CVD的反应速率：

PECVD是铝金属化后的金属层间电介质沉积的必需工艺，由于IMD的CVD必须在低温下进行，因为铝导线无法承受高温且避免下侧有源区的自扩散。故采用PECVD来加速反应速率。

(ii)利用Plasma控制薄膜应力

由于 $Si$ 加热时膨胀率比 $SiO_{2}$ 快，则会形成张力。若 $SiO_{2}$ 室温下具有张力，加热时的张力变得更强，高强度的引力会引发 film 断裂甚至 wafer 破裂.

  • Theory: 离子轰击通过碰撞分子使薄膜致密，从而使film应力变得更加收缩。

增加射频功率能提升离子轰击的能量和流量。

(iii)将碳氮化合物气体置于等离子体中产生氟自由基来清洁CVD反应室。

可通过监测氟元素在等离子体中的发光特性，而自动终止，以避免反应室过度净化。

(iv)利用高密度等离子体 CVD (HDP-CVD)来实现窄空隙下的无空洞间隙填充。

(v)利用Plasma离化分子产生自由基，加快干法刻蚀速率。

(vi)无论是晶格损伤机制或侧壁保护机制，plasma etch 均能形成非等向性的刻蚀轮廓。同时降低反应压力可增大离子自由程以获得更好的轮廓控制。

增加射频功率可显著提高刻蚀速率。

通过监测刻蚀副产物的发光颜色来监测刻蚀终点，相对时间、目测等更准确。

Plasma etch compare to chemistry etch : 减少了化学药品的使用量。

对比 两极板面积比 反应压力
PECVD $\sim 1$ 高压
PE etch 相差很大 常压/低压

(vii)离子注入，物理气相沉积PVD

(viii)Remote Plasma (遥控等离子体).

仅利用Plasma产生自由基且避免离子轰击引发等离子体诱发损伤。

  • 感应耦合型等离子体ICP和电子回旋共振ECP可独立控制流量和能量

39：离子注入+SOI+通道效应+退火

  • 离子注入可以独立控制掺杂浓度和结深。并且离子注入可利用一层厚的PR作为图形化遮蔽层，不需要生长或刻蚀 $SiO_{2}$ 。

  • SOI：深埋层法入将大量的氧离子注入硅衬底中，然后退火在薄的单晶硅层中不形成SiO2深埋层。使芯片拥有更好的抗干扰性、抗辐照性、稳定性、能完全隔离晶体管。

碰撞分类:

(i) 与晶格原子碰撞：原子核阻滞 （适合低能，高原子序列的粒子）$S_{n}-nucleus$

(ii) 与电子碰撞：电子阻滞（适合高能，低原子序列的粒子） $S_{e}-electron $

通道效应

  • Definition: 通道效应：单晶硅中的晶格原子排列整齐，而且在特定的角度具有很多通道，若一电子以某一注入角度入射通道则会带来很少的能量形成很深的结深，与预期的掺杂物分布轮廓不符

  • Method:

(i) 在倾斜的wafer上进行离子注入过程。

但该方法会带来阴影区效应(部分三角形区域未掺杂)，可通过晶圆的转动及注入后退火的少量掺杂物扩散解决。

(ii) 让离子穿过一层 $SiO_{2}$ film屏蔽层后再注入。

由于加热生长的 $SiO_{2}$ 是非晶材料热可加强离子的碰撞和散射以减小通道效应，同时可以防止衬底与光刻胶接触污染。但该方法会导致回弹效应：屏蔽层中某些原子从高能离子中获得足够的能量并注入到 $Si$ 中。以 $SiO_{2}$ 的氧原子为例，在靠近 $Si$ 和 $SiO_{2}$ 界面附近的硅衬底内形成了高氧浓度区，从而引入深捕获能级降低载流子迁移率。

某些情况下可通用牺牲氧化层缓解。

退火

  • purpose: 修复晶格损伤并激活掺杂物。

恢复离子碰撞导致的众多晶格位置偏离，同时退火后掺杂物原子位于单晶体晶格位置，进而有效提供电子或空穴。

  • Disadvantage: 高温炉的热退火时间较长导致有源区掺杂物扩散严重。

  • Method: 快速加热过程(即Rapid Thermal Process，RTP)，升温速率快，退火持续高温时间短

40.wafar的带电效应：

当离子注入进入硅衬底时，会将正电荷带入 wafar 表面。若正电荷一直积累，则会导致 wafer 的带电效应。

  • Disadvantage: 带正电的 wafer 表面排斥正离子引起射线放大如离子注入不均匀导致掺杂物分布不均匀。

表面电荷浓度过高时，产生的电场可能使薄的栅氧化层击穿；且可能导致电弧放电从而在wafer表面形成缺陷。

  • Method: 等离子体注入系统，电子沐浴器均匀提供电子中和正电荷。

  • CMOS中的 Application:

(i)阱区注入

(ii)通过控制 poly Silicon 的掺杂浓度来控制阈值电压Vt

(iii)形成低掺杂偏移( $Low-Doped-Drain$ ， LDD)来抑制热电子效应。(电子从drain到gate隧穿通过栅氧化层)

即形成SDE( $Source-Drain-Extension$ ，SED)扩散缓冲层

(iv)Source 和 Dain 的掺杂

  • Other Application: 光刻胶硬化；图形化磁碟; 制造EUV光刻版; 制造太阳能电池。

  • Disadvantage:

(i)粒子污染，SDE或S/D注入时造成掺杂的界面不完整

(ii)元素污染：某些粒子荷质比相近，质谱仪不能将其分开，故可能带来污染

USJ: $ultra-shallow-juntion$ 超浅结

41：刻蚀对象、作用、主要内容

刻蚀对象 作用 注
单晶硅 形成浅沟槽隔离 (深槽电容，FinFET) 硬膜常为 $S{i}_{3} {N}_{4}$ 和 $S{i}_{2} {O}_{2}$；用 $H{B}_{r}$ 刻蚀
多晶硅 用于界定栅和局部连线 是栅极材料；为减少对栅氧的损失，需有对 $Si {O}_{2}$ 的高选择性，常利用 ${cl}_{2}$
氧化物 界定接触窗和金属层间接触窗孔 使用 $HF$ 刻蚀，但需稀释后使用以免速率过快
金属 形成连线 用 $HNO_{3}$ 氧化 $Al$，$H_{3}PO_{4}$ 溶解 $Al_{2}O_{3}$ ，搭配 $CH_{3}COOH$ 和 $H_{2}O_{2}$ ； $H_{2}O_{2}$ + $H_{2}SO_{4}$ 刻蚀镍
整面全区etch 氧化层 $CMP$ 停止在氮化硅层的氮化硅剥除工艺 通过氩离子溅射实现
电介质的非等向性回刻蚀 或侧壁空间层，形成接触窗，连接不同导体层间的接触窗孔 $PMD$ 为 $PSG$ / $BPSG$ (降低 $reflow$ 温度，吸附可移动离子)，$ILD$ 为 $USG$、 $FSG$ 、低k介质
钛 钛硅化合物形成后剥除多余的钛

补充：

(i)poly silicon的etch时易在侧壁上留下部分poly silicon，故需采用过刻蚀(需要有对 $SiO_{2}$的高选择比)3个过程(突破过程、主刻蚀过程，过刻蚀过程)；利用高离子轰击移除原生氧化层，F(突破)；

从主刻蚀到过刻蚀的切换判断，可利用刻蚀栅氧时释放的氧原子穿过薄膜被感应器监测到实现。

(ii)硅刻蚀时需先用 $HNO_{3}$ 氧化再用 $HF$ 刻蚀，不同晶向刻蚀速度不同；

V型沟槽是通过这种非等向性的单晶硅过程进行湿法刻蚀得到的。

(iii)电分质刻蚀时使用重离子轰击氟，利用破坏厚理形成非等向性刻蚀轮廓，常用氟碳气化。

F/C比高刻蚀快，同时F/C比影响刻蚀选择性，F/C小于2时发生聚合反应。

氧化物刻蚀时F/C比的变化过程如下:

其过程为 $F$ 刻蚀氧化物时， $F$ 取代 $O$ ， $O$ 与 $C$ 形成 $CO$ 、$CO_{2}$挥发，F/C比上升 ；刻蚀到 $Si$ 或者金属 $Si$ 化物表面，F/C比下降反应进入聚合作用区，降低刻蚀速率。

(iv)干法刻蚀用于形成多晶硅虚栅；湿法刻蚀用于去除多晶硅虚栅。

42: 底切效应和过刻蚀

  • Definition:

(i)底切效应：单纯的化学刻蚀具有等向性轮廓，在光刻胶下形成底切轮廓，并造成关键尺寸损失。

底切轮廓是由于反应离子刻蚀过程中过多的刻蚀气体分子或过多的离子散射到侧壁上造成的，底切轮廓是易造成后续沉积过程并在填补空隙时或空洞时产生间隙。

(ii)过刻蚀：当刻蚀薄膜时，由于 wafer 内，刻蚀速率和薄膜厚度并不完全均匀，故当大部分薄膜被刻蚀移除后，留下的少部分薄膜必须移除，剩余薄膜的刻蚀过程称为过刻蚀。

主刻蚀：过刻蚀之前的过程作为主刻蚀。

二者的选择化要求不同，过刻蚀选择比需很高。

Q： 为什么氩离子轰击 + $Xef_{2}$ 刻蚀速率增大很多?

A: 氩离子轰击会打断表面硅原子的化学键形成悬浮键，表面上带有悬浮键的硅原子比没有断裂的硅原子更容易和氟自由基形成 $Si F_{4}$ 。

43：非等向性的两种机制及负载效应

  • 非等向性的两种机制

(i)损伤机制： 有力的离子轰击将打断 wafer 表面上原子之间的化学键，形成带悬浮键的原子，其更容易与自由基结合形成易挥发的副产物进而从表面移除是物理过程。

(ii)阻绝机制：在 $Plasma-etch$ 时，离子轰击会溅镀一些光刻胶进入空洞中，当光刻胶沉积在侧壁时就阻挡侧壁方向的刻蚀，沉积在底层的PR被plasma移除使底部wafer暴露在刻蚀剂中，因此这种刻蚀过程以垂直方向为主。

负载效应： 宏观负载效应和微观负载效应

Micro Loading effect: 大开口面积 wafer与小开口面积wafer etch 速率不同，wafer to wafer 的刻蚀速率差即为MLE.

Micro Loading effect: 对于接触窗和金属层间接触窗孔的etch，小窗孔刻蚀速率小于大窗孔，即 mLE.

44: 刻蚀的步骤及刻蚀残留物的清除

可利用足够的离子轰击清除 film 未完全 etch 的残留物，有机残余的可用氧的等离子体去除；无机残余物用湿法化学清洗去除。

Etch分为如下3步：刻蚀、冲洗、甩干

45: Compare with wet etch and dry etch

  • wet etch: 高选择性，设备便宜，可批量处理

但对特征尺寸影响大且易形成底切效应，化学药品对人体危害大，环保性较差。

  • Dry etch: 刻蚀轮廓好

设备昂贵且为晶格带来损伤

注: 氧气常用来改善氧化物硬式遮蔽层的选择性；也可以与副产物 $SiBr$ 形成沉积 $SiBr_{x} O_{y}$ ，然后通过离子轰击移除

chapter 10:

46：各种CVD的对比

CVD类型 反应温度 阶梯覆盖与似形性 成本 能否批量化处理 注
APCVD 反应温度高 阶梯覆盖性一般 成本一般 可批量化处理 薄膜质量一般
LPCVD 阶梯覆盖性好 可批量化处理 低压下分子自由程长，薄膜质量一般
PECVD 反应温度低 阶梯覆盖性好 成本较高 不可批量化处理 利用射频功率可控制应力，薄膜更致密，也可用来清洗反应室
HDPCVD 阶梯覆盖性好 成本较高 不可批量化处理 dep/etch/dep的一种方式(沉积速率慢，旧工艺需在两个反应室之间转移产量低)

47: 电介质层种类:

(i) $Shallow-Trench-Isolation$ ， STI 、 USG； 垫氧+氮化硅+USG的CVD淀积+CMP+蚀刻

(ii) $Sidewall-spacer$，USG(先CVD淀积再刻蚀) 形成LDD；抑制热载流子效应；为S/D提供扩散缓冲区；SA中避免S/D短路

(iii) $Pre-metal-dielectric$ ，PMD、PSG、BPSG； 捕获可动离子如钠离子，降低 $reflow$ 温度；但磷较多时会形成磷酸腐蚀金属

(iv) $Inter-metal-dielectric$ ， IMD、USG、FSG；

(v) $Anti-reflection-coating$ ，ARC、 $SiON$ ； 提高光刻解析度；常用氮化钛 CVD在铝合金上

(vi) $Passivation-dielectric$，PD， $Oxide/Ntride$； 屏蔽湿汽和可动离子

48： 阶梯覆盖产生空洞的原因

  • reason: 前驱物的顶部与底部到达角不同，且需填充的洞深宽比过大;低迁移率、

  • Solution: LPCVD增大平均自由程; 更换高迁移率材料; 沉积/刻蚀/再沉积，低特征尺寸下用 HDPCVD（氩离子溅射）来完成该过程；增大到达角；增大温度 (but limited)；引入间隙填充工艺:旋凃硅玻璃SOG工艺

间隙填充：Dep/Etch/Dep工艺;高表面迁移率材料(低黏附系数)： $O_{3}-$ 四乙氧基硅烷氧化物CVD、钨CVD.

但有时也会选择保留空洞void：利用PECVD 薄膜形成void ；在金属导线中形成牺牲材料：

  • reason: 空洞的介电常数小，可减小寄生电容.

49：CVD表面吸附

(i)物理吸附：束缚能小，距离衬底表面远，表面迁移等高

(ii)化学吸附：束缚能大，距离衬底表面近，表面迁移率低(PECVD)

CVD反应速率与温度的关系

50：应力的产因及 Solution

本质应力：薄膜成核及生长时形成的成核应力；film与衬底热膨胀系数不同导致的

  • Solution：
    令热膨胀系数大的材料如金属等材料具有张力。

令热膨胀系数小的有压应力如 $SiO_{2}$ (相对于 $Si$ 而言)

PECVD增加射频功率可增大收缩应力。

51：反应室消洗：

(i) PECVD + 氟碳气体：连意F/C要大于2. 避免产生聚合反应，但会降低设备寿命提高成本，不环保。

(ii)遥控等离子体清洁：延长反应室零部件寿命，转低的成本月且显著降低氟化物排放量环保。

补充： 沉积 High K 介质可用ALD生长，但速率慢、反应物利用率低且成本高。