IC工艺课的10个问题总结-I

发表于 2024-12-10 更新于 2024-12-21 阅读次数：阅读次数：本文字数： 4.6k 阅读时长 ≈ 8 分钟

情况说明

参考教材半导体制造技术导论(第二版)——萧宏，课程半导体材料及IC工艺原理。

该总结是课程期末作业的一部分，边复习边总结。

Chapter1-5

1. 为什么目前市场上主流的最大晶圆的大小均为12英寸，为什么没有13、14英寸的wafer投入生产？

解答:若假设晶圆的缺陷密度一样，那么越大的晶圆面积则会拥有更多的缺陷，进而会导致更低的成品率。

$\begin{align} Y \propto \frac{1}{ (1+DA)^{n} } \end{align}$

其中Y表示成品率，D表示缺陷密度，A表示晶圆面积，n表示该wafer所需要处理的工序数。

同时更大的wafer在生产过程中也需要更大的设备相匹配，例如LPCVD机器、蚀刻机、离子注入机、高温炉管等等。适用于更大尺寸wafer的生产设备的制造难度及成本是具备挑战性的，同时更大的设备无疑会需要更大的无尘间体积，这将会为生产成本带来增加。

并且当前12英寸的wafer生产过程成熟，市场反馈良好，当前其生产过程中仍具备诸多可优化的流程以提高成品率，其局限性和瓶颈暂不明显，市场目前并未表现出对更大尺寸wafer的强烈呼唤。

2. 为什么测试结构全都做在晶粒的切割道上？

解答:为了节约硅晶圆的面积，有待后续补充。

3. 为什么使用高k(高介电常数)和低k介质来取代二氧化硅做绝缘层？

解答:首先对于平行板电容器模型，其电容大小满足下式

$\begin{align} C = k \varepsilon_{0} \frac{hl}{d} \end{align}$

其中称k为介电常数(与电磁波课程中不同，电磁波课程中称$\varepsilon$为介电常数，k这种称法工业界常用)，故为了减小电容的尺寸，可以通过使用高k介质来保证在缩小电容尺寸的同时维持同样的电容值。

高k介质

同时用高k介质替代 $ \mathrm{ SiO_{2} }$ 做为栅介质能大幅减小栅漏电流，在满足性能和功耗要求的同时允许器件尺寸进一步微缩。但是高k介质替代 $ \mathrm{ SiO_{2} }$ 又带来的两个问题[1]:

Poly silicon和高k介质之间的费米能级钉扎效应导致阈值电压增大，
远程声子散射导致的载流子迁移率下降，这是因为高k介质与硅沟道之间的界面陷阱密度大，沟道中的载流子被俘获到陷阱中。

但是这些问题是可以解决的，通过利用金属替代Poly silicon做为栅电极，可以产生较少的界面缺陷、减弱硼穿透效应，还能有效降低高k介质层中的缺陷密度。以pMOS器件为例，金属栅极材料的选择有众多约束，其中最主要的是金属材料必须具有与Si的价带底相近的功函数(5.0-5.2eV)以获得合适的电压阈值，同时金属栅极需具有良好的热稳定性使其有效功函数不受高温退火的影响[2]。同时采用应变技术能够进一步提升迁移率，应变分为全局应变和局域应变两种，前者一般通过在 $Si_{1-x}Ge_{x} $ 渐变层上外延生长Si或Ge实现；后者针对NMOS和PMOS，分别通过沉积氮化硅帽层和漏区沉积SiGe实现。

采用HKMG工艺的效果

同时定义有效氧化层厚度(Effective Oxide Thickness,EOT)满足下式:

$\begin{align} \mathrm{EOT} = k \times T_{ox} \end{align}$

其中 $T_{ox}$ 为氧化层厚度，以高k介质氧化铪为例，它的k是20，是二氧化硅的6倍。故6nm厚的 $\mathrm{Hf O_{2} } $ 提供相当于1nm厚的 $\mathrm{Si O_{2} } $ 的EOT，故在维持栅极电容大小不变的基础上，栅极可以采用较厚的介质进而实现较小的漏极泄露电流。参考资料:HKMG(High-K栅氧化物层+Metal Gate)技术

低k介质

当集成电路的特征尺寸减少至0.18 $\mu m$ 或更小时，互连寄生的电阻、电容引起的延迟、串扰和功耗已成为发展高速、高密度和多功能集成电路需解决的瓶颈问题。

在芯片内互连技术节点迭代过程中，已有多种技术被用于减少互连线路的RC延迟。其中减少寄生电容较为直接的方法是采用更低介电常数(低k)的材料做层间及线间介质来实现，例如氟化硅玻璃($k\sim 3.6$)；通过PECVD实现有机硅酸盐SiCOH(K<3)的沉积，以及实现多孔SiCOH($k\sim 2.5$)的应用[3]。

介电常数低于 $\mathrm{Si O_{2} } $ 的低k介质材料的介电常数 $k_{low-k} $ 范围需满足:

$\begin{align} k_{air} \leq k_{low-k} \leq k_{ \mathrm{Si O_{2} } } \end{align}$

其中 $k_{air}$ 是空气的介电常数，大小为1；$ k_{ \mathrm{Si O_{2} } }$ 是 $\mathrm{Si O_{2} }$ 的介电常数，大小为3.9-4.2，具体值取决于制作 $\mathrm{Si O_{2} }$ 时的工艺[4]。

IC芯片多层立体布线，不同传导层之间必须相互绝缘，使用层间淀积绝缘介质(inter level dielectric, ILD)来实现层间绝缘。特别是当工艺进入0.13 $\mu m$ 以下的节点，更倾向于采用低k介质做为介质层材料取代传统的二氧化硅介质。例如多孔二氧化硅aerogel、有机聚合物聚酰亚胺等等。故现在较为成熟的互连工艺时在金属线间嵌入低k介质薄膜，在微通孔见嵌入等离子体增强淀积的二氧化硅电介质，即可实现RC延迟降低，也可实现热功耗降低和器件稳定性提高，同时兼容目前的刻蚀、CMP工艺，在生产成本方面是具有优势的。

总结

在工艺特征尺寸持续减小的过程中，采用高k介质替代二氧化硅做为栅与金属电极之间的层间介质，实现厚度减小的情况下所提供的电容大小不同步减少，以保障栅极漏电流的减小。但其与ploy电极之间的费米钉扎效应等副效应仍有待解决，目前已经提出采用改换金属电极替代poly和使用应变技术提升迁移率等多种方案来缓解副效应。

同时采用低k介质替代二氧化硅做为各传导层之间的绝缘介质，其拥有较少的寄生电容，可以实现较低的电路互连的RC延迟，但其生产与当前生产工艺流程的兼容性、成本经济性等仍受到挑战。

问题3参考文献

[1] 黄力, 黄安平, 郑晓虎, 肖志松, 王玖. 高k介质再新型半导体器件中的应用[J]. 物理学报, 2012, 61(13): 137701.

[2] 杨智超, 黄安平, 肖志松. pMOS金属栅极材料的研究进展[J]. 物理, 2010, 39(02): 113-122.

[3] 张思勉, 邓晓楠, 王宇祺, 武逸飞, 刘佳宁, 李正操, 蔡坚, 王琛. 后摩尔时代芯片互连新材料及工艺革新[J]. 中国科学:化学, 2023, 53(10).

[4] 阮刚, 肖夏, 朱兆. 低介电常数(low-k)介质在ULSI中的应用前景[J]. 电子学报, 2000, 28(11): 84-87.

4. DRAM是怎么读取和存入数据的？

动态随机存储器(Drnamic random and memory)

5. 为什么低速CMOS和DRAM均避免使用外延层(eoitaxy)？

解答:暂未查到详细答案，有待后续补充。

6. 热氧化时为什么加入氯离子可以改善界面态？又为什么氯离子过多时器件性能下降？

热氧化时加入氯离子的目的如下：

1.增强氧化速度，能使氧化速率提升 10%~15%。
2.钝化可动离子，特别是Na+，K+，钠，钾离子在电场作用下移动到硅片表面，影响电学特性，导致器件不稳定。而掺氯可固定可动离子，避免其移动。
3.中和Si-SiO2界面处电荷，减少氧化层缺陷。

关于氯离子过多时器件性能下降，暂未查到详细解答，等待后续补充。

7. 为什么深亚微米工艺中要持续做薄栅氧化层？如何实现？

解答：CMOS器件的关键性能指标是驱动电流 $I_{d}$ ，其大小满足(5)式，与栅极电容大小成正相关。同时栅极电容大小满足(6)式，即与栅极表面积成正比，与栅介质厚度成反比。因此可以通过增加栅极表面积和降低栅介质厚度来提高栅极电容[1]。

$\begin{align} I_{D} = \frac{1}{2} \frac{W}{L} C_{ox} (V_{gs} - V_{th} )^{2} \end{align}$ $\begin{align} C_{ox} \propto k\varepsilon \frac{A}{d} \end{align}$

随着半导体工艺技术的不断发展，集成电路的集成度不断提高，这对增加栅极表面积产生了极大的制约。因此在半导体技术的发展过程中，降低栅介质栅氧化层厚度变成了推进CMOS器件性能提高的主要手段。

但随着MOSFET的沟道长度缩短，这就导致了MOSFET管中的Source和Drain（源和漏）的距离越来越短，因此栅极对沟道的控制能力变差，这就意味着栅极电压夹断（pinch off）沟道的难度变大，于是使得亚阈值漏电（subthreshold leakage）现象，即短沟道效应（short-channel effect）更加容易发生。

短沟道效应指的是当晶体管体积缩小时，源漏耗尽层宽度在整个沟道中所占比重越来越大。开启电压在沟道很短时将随沟道变小而迅速下降，其详细的计算和I-V关系位于参考文献[2]中。基于BSIM4模型，亚阈值泄露电流$I_{sub}$满足下式:

$\begin{align} I_{sub} = I_{0} \exp\big(\frac{ V_{gs} - V_{th} }{ nkT/q }\big) \big( 1- \exp(\frac{ -V_{ds} }{ kT/q }) \big) \end{align}$

从上式可以看出随着阈值电压的减小，亚阈值漏电电流呈指数增加。

同时随着栅极氧化层厚度的变薄，栅极泄露电流不容忽略。栅极氧化层厚度的变薄导致氧化层间的电场增加，较高的电场加上很薄的栅氧化层会导致在nMOS晶体管的沟道和栅极之间有电子隧道(对于pMOS是空穴隧道)产生，这将会带来栅氧化层隧道电流，其也是栅极泄露电流的最主要组成部分，其电流密度可简单表示为下式[3]:

$\begin{align} J_{T}=A(\frac{ V_{ox} }{ T_{ox} })^{2} \exp (-\frac{B\big(1-(1-\frac{V_{ox } }{\phi_{ox} })^{\frac{3}{2} } \big) }{V_{ox }/T_{ox } }) \end{align}$

其中A、B是于工艺有关的参数；$T_{ox}$ 是栅氧化层厚度； $\phi_{ox}$ 是隧道粒子的势垒。可发现随着栅氧化层厚度的减小，隧道电流急剧增长。