本文是笔者复习半导体材料及IC工艺原理（双语）课程时的复习笔记，参考教材是半导体制造技术导论：第2版 (萧宏)，授课老师是马瑶老师。

1. 为什么有工艺漂移？

在工艺还未成熟或新引进了一组新的仪器设备时，整体的成品率不会很高。但随着生产的进行，降低成品率的因素被发现并通过及时地纠正，成品率会不断上升然后达到稳定。

2. 为什么晶目前主流的晶圆尺寸均被限制在了12 inchs?

四川大学期中考试试题(开卷) (2024 - 2025 学年第 1 学期) A 卷

课程名称：半导体物理 任课教师：杨治美

2024 年 11 月 25 日

1 题目

1. ${L}_{n}(E) = ( )$ , ${L}_{D} =( )$ 。

2. 半导体中过剩电子浓度为 $ {\Delta n} = {10}^{15} \mathrm{cm}^{-3} $ ,过剩载流子的寿命为 ${\tau }_{n0} = {10}^{-6}s $ 。在 $ t = 0 $ 时, 产生过剩载流子的外部作用停止,因此 $ t > 0 $ 时半导体恢复到平衡状态, $ t = {4\mu s} $ 时的过剩载流子的复合率 ( )。

3. 假设两块半导体材料 $\mathrm{A}$ 和 $\mathrm{B}$ 除了禁带宽度不同,其它参数完全相同。 $\mathrm{A}$ 的禁带宽度是 $ 1.0eV $ , B 的禁带宽度是 $1.2eV$,${300}\mathrm{K}$ 时两种材料的 ${n}_{i}$ 的比值是( )。

4. 特定半导体内存在三种散射机制，只存在一种散射机制时的迁移率为 $\mu_{1}=2000cm^{2}/(V\cdot s)$ ，只存在第二种散射机制时的迁移率为 $\mu_{2}=1500cm^{2}/(V\cdot s)$ ，只存在第三种散射机制时的迁移率 $\mu_{1}=2000cm^{2}/(V\cdot s)$ ，只存在二种散射机制时的迁移率为 $\mu_{3}=500cm^{2}/(V\cdot s)$，总的迁移率为( $\quad$ )

5. 最有利效的复合中心能级位置在 ( ) 附近；最有利陷阱作用的能级位置在 ( ) 附近, 常见的是 ( ) 陷阱。

数字逻辑与系统设计设计报告

项目内容

题目：8位乘法器\
实现的功能:

• 输入为两个8位有符号数或无符号数，输出16位相乘结果
• 采用Booth算法对乘法转化为部分和求和
• 采用Wallace算法减少部分和求和时所使用的全加器数量

编译器及测试仿真环境

win11系统，EDA环境为Quartus，EDA软件版本为18.0，验证板卡为DE10Lite，波形仿真软件为Modelsim，软件版本为SE-64 2020.4

情况说明

参考教材半导体制造技术导论(第二版)——萧宏，课程半导体材料及IC工艺原理。

该总结是课程期末作业的一部分，边复习边总结。

Chapter1-5

1. 为什么目前市场上主流的最大晶圆的大小均为12英寸，为什么没有13、14英寸的wafer投入生产？

2024年度总结

该文为meishao的2024年年度总结，成文于2024年12月31日，

祝福

正值2024年跨年之际，预祝各位2025年万事如意，心想事成，阖家幸福，平平安安！

2024年回顾

模拟集成电路期末复盘

ppt中的一些英文单词(12分)

简答题

二、对于半导体物理、半导体器件、半导体工艺、模拟集成电路四门课程之间的思考(8分)

三(每个6分，共48分)

版本更新信息如下：

• V0.1 2024.11.14

博客正式上线，基于GitHubpages搭建

• V0.2 2024.12.15

博客的评论系统由gittalk切换为twikoo，并且部署在Vercel平台实现CDN加速。

什么是势垒呢？

pn结

在pn结中记n区、p区的导带 $E_{C}$ 之差为势垒。在形成pn结之前，n区的费米能级 $E_{F}$ 靠近导带 $E_{C}$ ；p区的费米能级靠近价带 $E_{V}$ ，形成pn结后形成统一的费米能级，在能带图中即体现为一条水平线。

• Q1:为什么pn结会形成统一的费米能级

• A1:从能带角度理解：首先能级越低，该能级上的电子能量越高，该能级上的空穴能量越低。故形成pn结时电子从 $E_{F}$ 高的n区流向 $E_{F}$ 低的p区，相应的空穴从 $E_{F}$ 低的p区流向 $E_{F}$ 高的n区，也可以说n区电子占据导带的概率降低；同时考虑费米能级是标志载流子分布的能级，或者从下式分析:

$$\begin{equation} \left\{ \begin{aligned} n_{0} & = N_{c} \exp(\frac{E_{F}-E_{C}}{k_{0}T}) \\ p_{0} & = N_{v} \exp(\frac{E_{V}-E_{F}}{k_{0}T}) \end{aligned} \right. \end{equation}$$

故 $E_{Fn}$ 不断下移， $E_{Fp}$ 不断上移，直至 $E_{Fn}=E_{Fp}$ 。同时考虑到费米能级的变化是连续的，故最终会形成统一的费米能级。

ADC参数总结

• FOM:energy-efficiency figure of merit ， 能效值 ， 单位: $nJ/step$

ENOB和resolution的对比

简并or退化？本征or掺杂？

问题来源于在看半导体物理教材时的疑惑，经查找资料后清楚了些，故作此纪录与诸君分享。

degeneration:退化(在物理学中常译为简并)

故 a degenerate semiconductor指的是重掺杂的半导体，杂质能级形成了 impurity band，把带隙给填满了，因此材料的电导率等性质就更像金属了，即由半导体退化成金属了，故$\mathscr{MeiShao}$认为，将degenerate semiconductor 翻译为退化半导体更容易理解。

其中费米狄拉克分布函数为:

本文是笔者复习半导体材料及IC工艺原理（双语）课程时的复习笔记，参考教材是半导体制造技术导论：第2版 (萧宏)，授课老师是马瑶老师。

1. 为什么有工艺漂移？

在工艺还未成熟或新引进了一组新的仪器设备时，整体的成品率不会很高。但随着生产的进行，降低成品率的因素被发现并通过及时地纠正，成品率会不断上升然后达到稳定。

2. 为什么晶目前主流的晶圆尺寸均被限制在了12 inchs?

四川大学期中考试试题(开卷) (2024 - 2025 学年第 1 学期) A 卷

课程名称：半导体物理 任课教师：杨治美

2024 年 11 月 25 日

1 题目

1. ${L}_{n}(E) = ( )$ , ${L}_{D} =( )$ 。

2. 半导体中过剩电子浓度为 $ {\Delta n} = {10}^{15} \mathrm{cm}^{-3} $ ,过剩载流子的寿命为 ${\tau }_{n0} = {10}^{-6}s $ 。在 $ t = 0 $ 时, 产生过剩载流子的外部作用停止,因此 $ t > 0 $ 时半导体恢复到平衡状态, $ t = {4\mu s} $ 时的过剩载流子的复合率 ( )。

3. 假设两块半导体材料 $\mathrm{A}$ 和 $\mathrm{B}$ 除了禁带宽度不同,其它参数完全相同。 $\mathrm{A}$ 的禁带宽度是 $ 1.0eV $ , B 的禁带宽度是 $1.2eV$,${300}\mathrm{K}$ 时两种材料的 ${n}_{i}$ 的比值是( )。

4. 特定半导体内存在三种散射机制，只存在一种散射机制时的迁移率为 $\mu_{1}=2000cm^{2}/(V\cdot s)$ ，只存在第二种散射机制时的迁移率为 $\mu_{2}=1500cm^{2}/(V\cdot s)$ ，只存在第三种散射机制时的迁移率 $\mu_{1}=2000cm^{2}/(V\cdot s)$ ，只存在二种散射机制时的迁移率为 $\mu_{3}=500cm^{2}/(V\cdot s)$，总的迁移率为( $\quad$ )

5. 最有利效的复合中心能级位置在 ( ) 附近；最有利陷阱作用的能级位置在 ( ) 附近, 常见的是 ( ) 陷阱。

数字逻辑与系统设计设计报告

项目内容

题目：8位乘法器\
实现的功能:

• 输入为两个8位有符号数或无符号数，输出16位相乘结果
• 采用Booth算法对乘法转化为部分和求和
• 采用Wallace算法减少部分和求和时所使用的全加器数量

编译器及测试仿真环境

win11系统，EDA环境为Quartus，EDA软件版本为18.0，验证板卡为DE10Lite，波形仿真软件为Modelsim，软件版本为SE-64 2020.4

情况说明

参考教材半导体制造技术导论(第二版)——萧宏，课程半导体材料及IC工艺原理。

该总结是课程期末作业的一部分，边复习边总结。

Chapter1-5

1. 为什么目前市场上主流的最大晶圆的大小均为12英寸，为什么没有13、14英寸的wafer投入生产？

2024年度总结

该文为meishao的2024年年度总结，成文于2024年12月31日，

祝福

正值2024年跨年之际，预祝各位2025年万事如意，心想事成，阖家幸福，平平安安！

2024年回顾

模拟集成电路期末复盘

ppt中的一些英文单词(12分)

简答题

二、对于半导体物理、半导体器件、半导体工艺、模拟集成电路四门课程之间的思考(8分)

三(每个6分，共48分)

版本更新信息如下：

• V0.1 2024.11.14

博客正式上线，基于GitHubpages搭建

• V0.2 2024.12.15

博客的评论系统由gittalk切换为twikoo，并且部署在Vercel平台实现CDN加速。

什么是势垒呢？

pn结

在pn结中记n区、p区的导带 $E_{C}$ 之差为势垒。在形成pn结之前，n区的费米能级 $E_{F}$ 靠近导带 $E_{C}$ ；p区的费米能级靠近价带 $E_{V}$ ，形成pn结后形成统一的费米能级，在能带图中即体现为一条水平线。

• Q1:为什么pn结会形成统一的费米能级

• A1:从能带角度理解：首先能级越低，该能级上的电子能量越高，该能级上的空穴能量越低。故形成pn结时电子从 $E_{F}$ 高的n区流向 $E_{F}$ 低的p区，相应的空穴从 $E_{F}$ 低的p区流向 $E_{F}$ 高的n区，也可以说n区电子占据导带的概率降低；同时考虑费米能级是标志载流子分布的能级，或者从下式分析:

$$\begin{equation} \left\{ \begin{aligned} n_{0} & = N_{c} \exp(\frac{E_{F}-E_{C}}{k_{0}T}) \\ p_{0} & = N_{v} \exp(\frac{E_{V}-E_{F}}{k_{0}T}) \end{aligned} \right. \end{equation}$$

故 $E_{Fn}$ 不断下移， $E_{Fp}$ 不断上移，直至 $E_{Fn}=E_{Fp}$ 。同时考虑到费米能级的变化是连续的，故最终会形成统一的费米能级。

ADC参数总结

• FOM:energy-efficiency figure of merit ， 能效值 ， 单位: $nJ/step$

ENOB和resolution的对比

简并or退化？本征or掺杂？

问题来源于在看半导体物理教材时的疑惑，经查找资料后清楚了些，故作此纪录与诸君分享。

degeneration:退化(在物理学中常译为简并)

故 a degenerate semiconductor指的是重掺杂的半导体，杂质能级形成了 impurity band，把带隙给填满了，因此材料的电导率等性质就更像金属了，即由半导体退化成金属了，故$\mathscr{MeiShao}$认为，将degenerate semiconductor 翻译为退化半导体更容易理解。

其中费米狄拉克分布函数为: